La famille MAX® II de CPLD instantanés non volatils est basée sur un procédé flash métallique à 6 couches de 0,18 μm, avec des densités de 240 à 2 210 éléments logiques (GE) (128 à 2 210 macrocellules équivalentes) et un stockage non volatil de 8 Kbits. Les appareils MAX II offrent un nombre élevé d’E/S, des performances rapides et un ajustement fiable par rapport aux autres architectures CPLD. Dotés d’un cœur MultiVolt, d’un bloc de mémoire flash utilisateur (UFM) et d’une programmabilité intégrée améliorée dans le système (ISP), les périphériques MAX II sont conçus pour réduire les coûts et la puissance tout en fournissant des solutions programmables pour des applications telles que le pontage de bus, l’extension d’E/S, la réinitialisation de la mise sous tension (POR) et le contrôle du séquençage, ainsi que le contrôle de la configuration des périphériques.
Fonctionnalités
Le CPLD MAX II présente les caractéristiques suivantes :
■ CPLD à faible coût et faible consommation
■ Architecture instantanée et non volatile
■ Courant de veille aussi bas que 25 μA
■ Fournit un délai de propagation rapide et des temps d’horloge à sortie
■ Fournit quatre horloges globales avec deux horloges disponibles par bloc de matrice logique (LAB)
■ Bloc UFM jusqu’à 8 Kbits pour un stockage non volatil
■ Cœur multivolt permettant des tensions d’alimentation externes à l’appareil de 3,3 V / 2,5 V ou 1,8 V
■ Interface d’E/S multivolt prenant en charge les niveaux logiques 3,3 V, 2,5 V, 1,8 V et 1,5 V
■ Architecture conviviale pour les bus, y compris la vitesse de balayage programmable, la force d’entraînement, le maintien du bus et les résistances de traction programmables
■ Déclencheurs Schmitt permettant des entrées tolérantes au bruit (programmables par broche)
■ Les E/S sont entièrement conformes à la spécification pci local de bus local PCI SIG (Peripheral Component Interconnect Special Interest Group), révision 2.2 pour un fonctionnement en 3,3 V à 66 MHz
■ Prend en charge le douille à chaud
■ Circuits de test à balayage des limites (BST) intégrés du Joint Test Action Group (JTAG) conformes à la norme IEEE Std. 1149.1-1990
■ Circuits ISP conformes à la norme IEEE Std. 1532
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