Fonctionnalités
• 2 canaux indépendants séparés avec interface point à point pour les données, l'adresse et la commande
• Entrées d'horloge différentielle de débit de données moitié CA CK_t/CK_c pour CMD/ADD (CA) pour 2 canaux
• Quatre entrées d'horloge différentielles à demi-débit WCK_t/WCK_c, chacune associée à un octet de données (DQ, DBI_n, EDC) dans le canal
• Données DDR (Double Data Rate) (en ce qui concerne le WCK)
• Adresse de commande de double débit de données (DDR) (en ce qui concerne le CK)
• 16 banques internes
• 4 groupes bancaires pour tCCDL=3 tCK et 4 tCK
• Architecture de prélecture 16n : 256 bits par baie d'accès en lecture ou en écriture par canal
• Longueur de rafale : 16 uniquement
• Latence de lecture programmable : 9 à 31 tCK
• Latence d'écriture programmable : 5 à 8 tCK
• Fonction de masque de données WRITE via le bus CA (masque simple/double octet)
• Inversion du bus de données (DBI) et inversion du bus d'adresse de commande (CABI)
• Apprentissage de l'adresse de commande : surveillance de l'entrée de l'adresse de commande par les signaux DQ/DBI_n/EDC
• Formation d'horloge WCK2CK avec informations de phase par signaux EDC
• Entraînement à la lecture et à l'écriture de données via READ FIFO (profondeur 6)
• LIRE le préchargement du motif FIFO par la commande LDFF
• Chargement direct des données d'écriture dans READ FIFO par la commande WRTR
• Lecture consécutive de READ FIFO par la commande RDTR
• Intégrité de la transmission des données en lecture/écriture sécurisée par un contrôle de redondance cyclique à l'aide d'un CRC à débit de données moitié ou plein
• Mode marche/arrêt LECTURE/ÉCRITURE EDC
• Schéma de maintien EDC programmable pour CDR
• Latence CRC READ programmable=1 à 4 tCK et latence CRC WRITE=10 à 16 tCK
• Modes basse consommation
• Capteur de température sur puce avec lecture
• Précharge automatique pour chaque accès en rafale
• Modes d'actualisation automatique et d'auto-actualisation
• 32 ms, actualisation automatique (16 000 cycles)
• Taux d'auto-rafraîchissement contrôlé par capteur de température et auto-rafraîchissement partiel de la matrice
• Actualisation par banque/par-2-banque
• Terminaison sur matrice (ODT)
• Auto-étalonnage de l'ODT et de la puissance du pilote de sortie avec la résistance externe ZQ
• Décalages de terminaison et de puissance de pilote programmables (40 ohms à 60 ohms)
• VREF interne pour les entrées de données et les entrées CA avec niveaux programmables
• VREF interne séparé pour les entrées CA (commande/adresse)
• Fournisseur ID1 et ID2 pour l'identification
• Configuration du mode x16/x8 définie à la mise sous tension avec EDC
• Configuration du mode pseudo-canal (mode PC) définie à la mise sous tension avec CA6
• 1,35 V plus /- 0.0Alimentation 405 V pour le fonctionnement de l'appareil (VDD) (certaines pièces prennent en charge 1,25 V plus 0,0375 V)
• 1,35 V plus /- 0.0Alimentation 405 V pour l'interface d'E/S (VDDQ) (certaines pièces prennent en charge 1,25 V plus 0,0375 V)
• Alimentation 1,8 plus 0.108 V / - 0.054 V pour VPP
• Boîtier BGA à 18 0 billes avec un pas de 0,75 mm
• Balayage périphérique conforme IEEE1149.1
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